前書き
このテクノロジーブリーフでは、400 Gbpsおよび200 Gbpsイーサネット用の新しいIEEE Std 802.3bs-2017標準を検証します。 新しい標準は、クラウドデータセンターの増加する帯域幅の需要に対応するために、イーサネットの急速な開発を続けています。 現在の400 Gbps仕様は光ファイバーメディアのみを対象としており、光レーン速度とリンク内の並列ファイバーの数の限界を押し上げています。 ほとんどの新しいイーサネット規格と同様に、新しい400 Gbps規格に対応するために、多数の新しいトランシーバフォームファクタ、コネクタ、ケーブルが開発されました。 イーサネットの革新のこの新しい時代は、間違いなく将来に続く新しい開発の急増を引き起こすでしょう。
イーサネット標準の進化
イーサネット開発の驚異的なペースは、今では400 Gbpsに急増しています。 1997年の1 Gbpsイーサネットから、2004年の10 Gbps、2010年の100 Gbps、そして2014年の4レーン(4×25 Gbps)100 Gbpsまで、次のステップである最大400 Gbpsにしばらく時間がかかりました。 IEEEは、2017年12月6日に200 Gbpsと400 Gbpsの802.3bs標準を正式に承認しました。クラウドデータセンターを介したインターネットトラフィックの増加に伴い、より多くの帯域幅が常に必要になります。 800 Gbpsまたは1600 Gbpsイーサネットはそれほど遠くありません。

いつものように、IEEEは既存の標準を活用して400 Gbpsへの経路を構築しました。 現在のデータレートの重要な特性と制限は、現在の電気技術で達成可能なシングルレーンシリアルレートでした。 25 Gbpsの4つのパラレルレーンに基づいた最新の100 Gbpsイーサネット標準により、これは400 Gbps開発の自然な出発点であることが証明されました。 ただし、レーンのデータレートを50 Gbpsに上げる方法が400 Gbpsで明らかに必要であり、100 Gbpsの光レーンを実現するための作業がすでに進行中であるため、これらの新しい成果を使用することは400 Gbpsイーサネットの大きな利点を証明します。
ネットワーキング業界のさまざまなトレードオフと要件を考慮しながら、400 Gbpsの目標を達成する方法はいくつかありました。 物理メディアをマルチモードおよびシングルモードの光ファイバのみに制限する400 Gbps規格により、リンク内のファイバの数が重要な問題になることは明らかでした。 複数のパラレルファイバーは、最大500 mの短距離リンクに適したソリューションであることが知られていますが、コストが過度になるケーブル長(2〜10 km)には適していません。 ただし、16 x 25 Gbpsのパラレルレーンを備えた400 Gbpsのデータレートでは、リンクごとに32のファイバーが送受信に必要です。 400 Gbpsの一連の仕様を開発する際、IEEEタスクフォースは、さまざまな数のファイバーを使用して、短距離マルチモードファイバーと長距離シングルモードファイバーの両方に対して許容可能な費用対効果の高いソリューションを定義するために多くの技術と方法を採用していましたおよびラインレート。 さらに、400 Gbps標準に基づく200 Gbps標準のセットも、400 Gbpsへの実用的な移行パスとして指定されました。
400 Gbpsおよび200 Gbpsの標準
50 Gbpsのレーンレートが400 Gbpsに到達するための基本的な基盤であるため、最初の主要な決定は、信号のエンコーディングスキームを変更することでした。 これまで、すべてのイーサネット規格は、バイナリデータストリームを送信可能な電気信号にエンコードするために、単純な2レベルのゼロ復帰(NRZ)方式を使用していました。 より高いレーンデータレートを達成するには、4-Level Pulse Amplitude Modulation(PAM4)と呼ばれるエンコード方式を使用する必要がありました。これは、同じ時間で送信されるデータ量を事実上2倍にします。
「0」の電圧と「1」の電圧の2つの電圧を持つ信号で表されるバイナリデータについて考える場合、これはNRZエンコード方法を説明します。 PAM4エンコードの場合、信号には4つの電圧レベルがあり、電圧レベルごとに2つのバイナリビットをエンコードします。 「グレイコーディング」として知られる方法は、データストリーム内の最上位ビット(MSB)と最下位ビット(LSB)のペアを4つの電圧レベルのいずれかに結合します。 グレイコーディングは、電圧振幅ノイズによって引き起こされる信号のビットエラーを減らすのに役立ちます。 2つのデータビットを1つの電圧レベルにマッピングすると、同じ時間で2倍の情報を送信できることがわかります。

IEEEは、PAM4エンコーディングと複数のパラレルレーンの組み合わせを実装することにより、200 Gbpsおよび400 Gbpsイーサネット用の802.3bs標準(IEEE Std 802.3bs-2017)を完成させました。 この仕様は、70 mから10 kmまでのマルチモードおよびシングルモードの光ファイバーオプションを対象としています。 次の表は、400 Gbpsおよび200 GbpsのイーサネットPHYバリアントをまとめたものです。
| 名 | 中 | Txファイバー | 車線 | リーチ | エンコーディング |
|---|---|---|---|---|---|
| 400GBASE-SR16 | MMF | 16 | 16 x 25 Gbps | 70 m(OM3)100 m(OM4) | NRZ |
| 400GBASE-DR4 | SMF | 4 | 4 x 100 Gbps | 500メートル | PAM4 |
| 400GBASE-FR8 | SMF | 1 | 8 x 50 Gbps(WDM) | 2キロ | PAM4 |
| 400GBASE-LR8 | SMF | 1 | 8 x 50 Gbps(WDM) | 10キロ | PAM4 |
| 200GBASE-DR4 | SMF | 4 | 4 x 50 Gbps | 500メートル | PAM4 |
| 200GBASE-FR4 | SMF | 1 | 4 x 50 Gbps(WDM) | 2キロ | PAM4 |
| 200GBASE-LR4 | SMF | 1 | 4 x 50 Gbps(WDM) | 10キロ | PAM4 |
400GBASE-SR16仕様は、NRZエンコーディングを使用して25 Gbpsで16のマルチモードファイバーをサポートします。つまり、リンク内の送信および受信ファイバーの合計は32になります。400GBASE-DR4オプションは、 、ただし500 mにしか到達できません。 デュプレックスファイバーバリアント、400GBASE-FR8および400GBASE-LR8は、どちらも波長分割多重化(WDM)を使用して、最大10 kmの範囲でシングルモードファイバー上の8つの異なる波長で8つのレーンを送信します。 200 Gbpsの仕様は基本的に400 Gbpsの仕様に準拠していますが、1つまたは4つのシングルモードファイバー上で50 Gbpsの4つのレーンを使用します。
プラグ可能なモジュールとケーブル
新しい400 Gbpsイーサネット標準をサポートする機器を展開するには、明らかに新しいプラグ可能なモジュール、コネクタ、ケーブルが必要です。 400GBASE-SR16ポートには32ファイバーのコネクターとケーブルが必要であり、400GBASE-DR4バリアントは56 Gbpsのより高い電気信号レートを使用します。
一般的な100 Gbps QSFP28コネクターは、28 Gbpsの電気信号速度で25 Gbpsの4つのレーンをサポートします。 これは、送信および受信用の8本のファイバーであり、100 Gbpsで現在使用されている12ファイバーMPO(マルチファイバープッシュオン)コネクターおよびケーブルでサポートされています。 明らかに、12ファイバMPOコネクタとケーブルは、802.3bs標準の400GBASE-DR4および200GBASE-DR4バリアントをサポートします。 リンクで2本のファイバーのみを使用する他のバリエーションは、一般的なデュプレックスLCコネクターとケーブルを利用できます。 そのため、32ファイバーMPOは、特に400 Gbpsイーサネット標準向けの新しい開発として残されています。

12ファイバMPOコネクタは、2つのアライメントピンの間にファイバを一列に並べます。 32ファイバーMPOの場合、16ファイバーの2列があり、新しいコネクターは12ファイバーMPOと互換性がありません。 したがって、32ファイバMPOコネクタは、12ファイバMPOとは異なる方法でキーが付けられ、トランシーバとケーブルが正しく接続されないようにします。
より高速な信号、より多くのレーン、より多くのファイバーの開発により、400 Gbpsイーサネットには新しいトランシーバーフォームファクターが必要です。 小さなモジュールに多くの電力を消費するコンポーネントを追加しようとする場合、常に考慮すべき課題とトレードオフがあります。 以前のイーサネット標準と同様に、400 Gbpsイーサネット用の多くの光トランシーバーフォームファクターが登場しました。
CFP8 –ラージフォームファクター。 低ポート密度。 優れた熱管理。
OSFP –最適な信号および熱性能のために設計されています。 互換性のないフォームファクター。
QSFP-DD –「倍密度」QSFP。 100 GbpSおよび40 Gbpsイーサネットとの下位互換性。 高いポート密度。
COBO –プラグイン可能なトランシーバーではないオンボード光学モジュール。 最高のポート密度。

クラウドデータセンターの需要の増加に牽引されて、イーサネット規格の進化は急速に400 Gbpsの驚くべきデータレートに達しました。 400 Gbpsイーサネット標準は、新しいエンコーディングスキームとより高い信号レートを使用して、過去の標準からの大きなブレークをマークし、将来のさらに高速な速度への道を設定します。 新しい400 Gbpsおよび200 Gbps規格には、70 mから10 kmまでのマルチモードおよびシングルモードの光ファイバーオプションが含まれています。 この規格は、さまざまな費用対効果の高い短距離および長距離アプリケーションを対象としており、多数の新しいトランシーバーフォームファクター、ケーブル、およびコネクターによってサポートされています。
新しい400 Gbps機器が利用可能になると、世界中のデータセンター、キャリアアクセス、およびサービスプロバイダーネットワークに迅速に導入されることが期待できます。 ネットワークトラフィックが前年比で増加し続けているため、非常に必要な追加の帯域幅が増加します。 ただし、イーサネットの開発はそこで終わりません。 新しいイーサネットワーキンググループは、将来の業界の需要に対応するために、より高速でより経済的でコンパクトなフォームファクターを目指してすでに努力しています。
400 Gbpsから800 Gbpsまで
Dell'Oro Groupが最近発行したレポートでは、2020年までに400 Gbpsがデータセンタースイッチング収益の20%を占めると予想されています。研究グループによると、100 Gbps、200 Gbps、400 Gbps、800 Gbpsの高速化はすべての予測が今後5年間で大幅な成長を促進すると予測しています。 おそらく驚くことではないが、クラウドデータセンターは、ネットワークの今後の速度ジャンプ(100 Gbpsから400 Gbps)で重要な役割を果たすことが期待されています。

一方、650グループが発表した市場レポートでは、200 Gbps、400 Gbps、800 Gbpsが今後5年間ですべて出荷されることが確認されています。
「200 Gbpsと400 Gbpsの最初の波は、イーサネットスイッチ市場が最後の主要なテクノロジーセットが進歩してからわずか3年でポート速度の数を拡大するため、2018年初頭に市場に登場します」とAlan Weckel氏は語ります650グループ。 「2017で発表された50 Gbps SerDesテクノロジーから200 Gbpsと400 Gbpsの両方が出現します。急速なイノベーションのペースは、目覚ましいテクノロジーの改善だけでなく、クラウドの活用を促進するSoftware Defined Networks(SDN)によってももたらされます。コンピューティングおよびネットワークリソースを自由に使用できます。」
1.6 Gbpsを目指して400 Gbpsをテスト
Military Embedded SystemsのRonen Isaac氏によると、業界では現在、最大400 Gbps以上の速度を実現する技術のテストと承認を行っています。

「2018年から2020年までに、50 Gbpsと200 Gbpsがテストおよび採用されます。 クラウドサービスプロバイダーなどのハイパースケールデータセンターにある数千台の25GbEサーバーと、最終的には50GbEサーバーが、メトロポリタンエリアネットワーク(MAN)とワイドエリアネットワーク(WAN)に400GbEの必要性を駆り立てます」と彼は言います。 「それほど遠くない将来、テストは200 Gbps、8000 Gbps、そして2020年までに予想される標準のテストと批准とともに驚くほどデータ速度1 Tbpsと1.6 Tbpsで開始されます。」
結論
イーサネットは40 Gbpsから100 Gbpsから400 Gbpsに急速に移行しており、それにより、多数の新しいSerDesイニシアチブと開発が促進されています。 実際、25Gbps SerDesは100Gbpsイーサネットの主要なイネーブラーとして機能し、業界は最初に100Gbps SerDesテクノロジーに移行する前に、400Gbpsイーサネット用に50Gbps SerDesを活用する予定です。

同時に、SerDesテクノロジーは25 Gbpsから50 Gbpsに加速するため、NRZからPAM4に移行しています。 これにより、従来のアナログをADC + DSPに置き換えて、性能目標を達成し、同様の電力/面積エンベロープを維持するなど、多くのアーキテクチャの変更が促されました。